功能描述

1.        接收通道

WL119C UHF ASK接收机集成了完整的射频前端以及ASK模拟解调部分，具有很高的集成度。其中射频前端由低噪声放大器、混频器、镜像抑制滤波器、可变增益放大器以及频率合成器组成；ASK模拟解调由低通滤波器、自动增益控制电路、信号幅度指示电路、限幅放大器以及静噪电路组成。

2.        低噪声放大器、混频器

LNA采用了cascode结构，共30路cascode结构相并联，LNA单端输出的信号通过一个单路转双路的电路结构（STD）变为两路，提供给后一级的mixer，LNA和STD的偏置电流大小均受PLL以及filter调谐部分控制，在不同工作频率下，其偏置电流的大小是不同的。MIXER采用吉尔伯特双平衡混频器结构，其增益受CAGC控制。

3.        滤波器及其调谐电路

中频滤波器调谐电路是基于VCO型的锁相环，其VCO由滤波器的组成单元由Gm-C构成。压控振荡器(VCO)和复数滤波器中的跨导放大器匹配，电容匹配。VCO产生的振荡信号，经锁相环(PLL)将频率锁定在参考频率，确定滤波器中各积分器的积分时间常数，实现对滤波器传输函数的控制，达到对滤波器进行调谐的目的。

4.        AGC电路：

接收通道中VGA单元通过CAGC单元形成闭环负反馈，控制VGA单元输出幅度始终稳于固定值（Audio_Signal），为解调器单元提供稳定的电压摆幅。

芯片上电时，进入快速建立模式，CAGC管脚输出120uA电流为外部电容充电，CAGC电压升高，接收通道增益提高。当Audio_Signal信号幅度升高到足够解调时，DO输出高电平，DO信号第一次翻转为高电平时，120uA电流被关断。

CAGC电压建立之后，随着射频信号输入（此时增益过高），芯片进入快速稳定模式，600uA放电电流将CAGC端电压降低至合适值，Audio_Signal信号幅度一但到达合适的范围，600uA放电电流被关闭，进入逐渐稳定过程，此时放电电流为15uA，充电电流为1.5uA。

5.        ASK/OOK Demodulator

解调器主要由：峰值检测器Detector，可编程滤波器Programable Filter，翻转电压产生器Slice Level，信号翻转器Slicer，解调器控制模块Demodulator Ctrl。

峰值检测器检测前级的中频差分信号，分别在差分输入信号的正半周时工作，对负载电容连续充放电，使得负载电容的电压等于差分信号的峰值电压，从而实现将双端的中频信号，转变为单端的低频信号。

可编程滤波器内部采用开关电容滤波器电路对信号进行滤波，滤除信号中谐波杂波分量，得到我们所需的信号Audio_Signal。自动增益控制模块可根据这个Audio_Signal的信号摆幅及时调整前级信号通路中可变增益放大器的增益，使得Audio_Signal的电压摆幅稳定。

信号翻转器采用反馈结构来缩短翻转时间，并加入输出缓冲级提高驱动负载能力。一旦Audio_Signal超过阈值，信号翻转器的输出为“1”信号，反之，则输出为“0”信号。

6.        PLL

PLL为接收提供本振信号，此次项目的PLL的工作频点较低（433M和315M），由于对功耗要求很高，故采用的是环形振荡器提供的本振信号，环路中采用的固定的32分频，CP的结构较之以前比较简单，并内置环路滤波器

环路滤波器采用的是三阶的形式，电路图中二阶处的传输门正常工作下是长开的，可以看做电阻。环路滤波器中二阶的输出是作为Vtune的信号，三阶的输出作为LNA的电流控制信号，以使LNA在不同锁相频率下有不同的电流, PLL对功耗的要求很高，相噪的要求次之。所以整体PLL的电路结构都很简单，整体的功耗在1mA以下。

7.        控制接口

A、SHDN为节能控制引脚，当SHDN接低电平时，电路正常工作；当SHDN接高电平时电路进入节能模式。

B、SEL0为码率选择端口，控制说明见下表。

VSEL0	码率
GND	0.2kbps~2kbps
VDD	2kbps~10kbps

C、SQ为静噪功能控制脚，电路的静噪功能启动后，将检测解调后的信号码率。当信号码率高于静噪识别码率时，电路将其识别为噪声，DO脚输出保持为低电平。当解调的信号码率低于静噪识别码率时，电路将其识别为正常信号，DO脚正常输出。

当SQ接低电平时，电路启动静噪功能，；当SQ接高电平时，电路关闭静噪功能。下表为不同V_sel0状态下的静噪识别码率。

VSEL0	静噪识别码率
GND	2.4kbps
VDD	15kbps